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Micron Document

<!DOCTYPE html>

<title>PCI Express</title>

</head>

<h1 id="firstHeading" class="firstHeading mw-first-heading">PCI Express</h1>

</header>

</div>

PCI Express („Peripheral Component Interconnect Express“, abgekürzt PCIe oder PCI-E) ist ein Standard zur Verbindung von <a href="Peripherieger%C3%A4t" title="Peripheriegerät">Peripheriegeräten</a> mit dem <a href="Chipsatz" title="Chipsatz">Chipsatz</a> eines <a href="Prozessor" title="Prozessor">Hauptprozessors</a>. 2003 eingeführt ist PCIe der Nachfolger von <a href="Peripheral_Component_Interconnect" title="Peripheral Component Interconnect">PCI</a>, <a href="Peripheral_Component_Interconnect#Andere_PCI-Varianten" title="Peripheral Component Interconnect">PCI-X</a> und <a href="Accelerated_Graphics_Port" title="Accelerated Graphics Port">AGP</a> und bietet im Vergleich zu seinen Vorgängern eine höhere <a href="Daten%C3%BCbertragungsrate" title="Datenübertragungsrate">Datenübertragungsrate</a> pro Pin. Nach ca. 2010 wurden keine anderen <a href="Steckplatz" title="Steckplatz">Steckplätze</a> mehr auf <a href="Hauptplatine" title="Hauptplatine">Hauptplatinen</a> verbaut und die Vorgänger PCI(-X) und AGP schließlich vollständig abgelöst.<a href="#cite_note-1">[1]</a>

Über die Anwendung für Erweiterungs-Steckplätze hinaus bilden die PCIe-Protokolle inzwischen die Basis für zahlreiche andere Schnittstellen wie <a href="SATA_Express" title="SATA Express">SATA Express</a>, <a href="M.2" title="M.2">M.2</a>, <a href="U.2" title="U.2">U.2</a>, SAS Express und <a href="Thunderbolt_(Schnittstelle)" title="Thunderbolt (Schnittstelle)">Thunderbolt</a> sowie für <a href="CFexpress" title="CFexpress">CFexpress</a> und SD Express Memory Cards.

Während ihrer Entwicklung wurde die Schnittstelle „3GIO“ genannt, was für „3rd Generation <a href="Eingabe_und_Ausgabe" title="Eingabe und Ausgabe">Input/Output</a>“ steht.

<div class="mw-heading mw-heading2"><h2 id="Technik">Technik</h2></div>

<th>Version

</th>

<th>1.0 / 1.1

</th>

<th>2.0 / 2.1

</th>

<th>3.0 / 3.1

</th>

<th>4.0

</th>

<th>5.0

</th>

<th>6.0

</th>

<th>7.0

</th></tr>

<tr>

<th style="text-align:left">Release

</th>

<td>2003

</td>

<td>2007

</td>

<td>2010

</td>

</td>

</td>

</td>

</td></tr>

<tr>

<th style="text-align:left"><a href="Transfers_pro_Sekunde" title="Transfers pro Sekunde">Transfers/sec</a>

</th>

</td>

<td>5 GT/s

</td>

<td>8 GT/s

</td>

</td>

</td>

</td>

<td>128 GT/s<a href="#cite_note-8">[8]</a> 64 GBd

</td></tr>

<tr>

<th style="text-align:left"><a href="Leitungscode" title="Leitungscode">Leitungscode</a>

</th>

</td>

</td>

</td></tr>

<tr>

<th style="text-align:left"><a href="Vorw%C3%A4rtsfehlerkorrektur" title="Vorwärtsfehlerkorrektur">Sicherungscode</a>

</th>

<td colspan="2">Disparity von 8b/10b

</td>

<td colspan="3">keine Datensicherung

</td>

<td colspan="2" style="letter-spacing:0.0px;">CRC+FEC<a href="#cite_note-9">[9]</a> (FLIT 242/256)

</td></tr>

<tr>

<th style="text-align:left">Bits pro Symbol

</th>

<mfrac>

</mfrac>

</mstyle>

</mrow>

</mrow>

</mstyle>

</mrow>

<annotation encoding="application/x-tex">{\displaystyle {\tfrac {8}{10}}=0{,}8}</annotation>

</semantics>

</math><img src="./_assets_/eb734a37dd21ce173a46342d1cc64c92/d19bae8c970ba99ac2d5ad9dda0d35cabd0958fa.svg" class="mwe-math-fallback-image-inline mw-invert skin-invert" aria-hidden="true" style="vertical-align: -1.338ex; width:8.55ex; height:3.676ex;" alt="{\displaystyle {\tfrac {8}{10}}=0{,}8}" loading="lazy">

</td>

<mfrac>

</mfrac>

</mstyle>

</mrow>

</mstyle>

</mrow>

<annotation encoding="application/x-tex">{\displaystyle {\tfrac {128}{130}}\approx 0{,}9846}</annotation>

</semantics>

</math><img src="./_assets_/eb734a37dd21ce173a46342d1cc64c92/7dd69098bdcb2fc4ab2c69874c3e62b195a07842.svg" class="mwe-math-fallback-image-inline mw-invert skin-invert" aria-hidden="true" style="vertical-align: -1.338ex; width:12.86ex; height:3.676ex;" alt="{\displaystyle {\tfrac {128}{130}}\approx 0{,}9846}" loading="lazy">

</td>

<mfrac>

</mfrac>

</mstyle>

</mrow>

</mstyle>

</mrow>

<annotation encoding="application/x-tex">{\displaystyle 2\!\cdot \!{\tfrac {242}{256}}\!=\!1{,}890625}</annotation>

</semantics>

</math><img src="./_assets_/eb734a37dd21ce173a46342d1cc64c92/a72b2ee5e3a7d4e651223df3be359afe77e4fd21.svg" class="mwe-math-fallback-image-inline mw-invert skin-invert" aria-hidden="true" style="vertical-align: -1.338ex; width:16.478ex; height:3.676ex;" alt="{\displaystyle 2\!\cdot \!{\tfrac {242}{256}}\!=\!1{,}890625}" loading="lazy">

</td></tr>

<tr>

<th style="background:#FFDDDD; color:#202122; text-align:right"><abbr title="Anzahl der seriellen Verbindungen des Computer-Interfaces: da hier vollduplex → pro Übertragungsrichtung">Lanes</abbr>

</th>

<th colspan="7">Übertragungsrate (Burstrate in GB/s ohne Protokoll-<a href="Overhead_(EDV)" title="Overhead (EDV)">Overhead</a>)

</th></tr>

<tr>

<th style="background:#FFDDDD; color:#202122; text-align:right">×1)

</th>

<td>00,25

</td>

<td>0,5

</td>

<td>≈000,985

</td>

<td>≈001,969

</td>

<td>≈003,938

</td>

<td>0007,5625

</td>

<td>015,125

</td></tr>

<tr>

</th>

<td>00,50

</td>

<td>10

</td>

<td>≈001,969

</td>

<td>≈003,938

</td>

<td>≈007,877

</td>

<td>015,125

</td>

<td>030,250

</td></tr>

<tr>

<th style="background:#FFDDDD; color:#202122; text-align:right">×4)

</th>

<td>10

</td>

<td>20

</td>

<td>≈003,938

</td>

<td>≈007,877

</td>

<td>≈015,754

</td>

<td>030,250

</td>

<td>060,500

</td></tr>

<tr>

<th style="background:#FFDDDD; color:#202122; text-align:right">×8)

</th>

<td>20

</td>

<td>40

</td>

<td>≈007,877

</td>

<td>≈015,754

</td>

<td>≈031,508

</td>

<td>060,500

</td>

<td>121,000

</td></tr>

<tr>

<th style="background:#FFDDDD; color:#202122; text-align:right">×16)

</th>

<td>40

</td>

<td>80

</td>

<td>≈015,754

</td>

<td>≈031,508

</td>

<td>≈063,015

</td>

<td>121000

</td>

<td>242000

</td></tr></tbody></table>

PCIe ist im Gegensatz zum parallelen PCI-Bus kein geteiltes (shared) <a href="Bus_(Datenverarbeitung)" title="Bus (Datenverarbeitung)">Bus</a>-System, sondern besteht aus dedizierten <a href="Direktverbindung" title="Direktverbindung">Punkt-zu-Punkt-Verbindungen</a> zu jedem Gerät. Einzelne Komponenten werden über Switches verbunden. Diese ermöglichen es, direkte Verbindungen zwischen einzelnen PCIe-Geräten herzustellen, so dass die Kommunikation von Geräten untereinander die erreichbare Datenrate anderer Geräte nicht beeinflusst.

Die einzelnen Punkt-zu-Punkt-Verbindungen von PCI-Express werden durch eine oder mehrere <a href="Daten%C3%BCbertragung" title="Datenübertragung">Datenübertragungs</a>-Kanäle sowie <a href="Leiterbahn" title="Leiterbahn">Leiterbahnen</a> (<a href="Englische_Sprache" title="Englische Sprache">englisch</a> lanes) einer <a href="Taktr%C3%BCckgewinnung" title="Taktrückgewinnung">selbstgetakteten</a> seriellen Verbindung ausgeführt. Es gibt kein eigenes Taktsignal, lediglich ein viel geringerer Referenztakt von 100 MHz wird separat übertragen, der allerdings nicht für die Übertragung verwendet wird. Die Taktrückgewinnung erfolgt aus dem Empfangssignal. Dieses ist speziell dafür kodiert (bis PCIe  2.1 nach dem 8b/10b, PCIe 3.0 bis 5.0 eine „Scrambling“-Kodierung, welche 128 Netto-Datenbits jeweils 2 Synchronisations-Bits voranstellt).<a href="#cite_note-10">[10]</a> Ab PCIe 6.0 werden pro Symbol 2 Bit übertragen, neben einem Synchronisationsymbol kommen 32 Symbole für die Fehlererkennung und 24 Symbole zur Vorwärtsfehlerkorrektur dazu.

Für das Senden der Daten werden Parallel-zu-seriell-Wandler und für den Empfang Seriell-zu-parallel-Wandler in den Baugruppen eingesetzt. Trotz dieses sehr abweichenden physischen Aufbaus ist PCIe softwareseitig voll kompatibel zu PCI, so dass weder Betriebssysteme und Treiber noch Anwendungsprogramme angepasst werden müssen.

PCIe ist <a href="Duplex_(Nachrichtentechnik)" title="Duplex (Nachrichtentechnik)">vollduplexfähig</a> (dual-simplex) und arbeitet je nach Version mit 250, 500, <abbr title="984,6154 = 1000 × 128/130">985</abbr>, <abbr title="1969,2308 = 2000 ×128/130">1969</abbr>, <abbr title="3938,4615 = 4000 × 128/130">3938</abbr> oder <abbr title="7562,5 = 2 × 4000 × 242 / 256">7562</abbr> MB/s pro <a href="#Übertragungsschichten">Lane</a> und Richtung. In der Entwicklungsphase ist PCIe 7.0 mit <abbr title="15125 = 2 × 8000 × 242 / 256">15125</abbr> MB/s pro Lane und Richtung.

Sämtliche Datenübertragungen und sämtliche Signale (z. B. <a href="Interrupt" title="Interrupt">IRQs</a>) auf der PCIe-Verbindung werden in Pakete aufgeteilt. Auf Grund des grundlegend anderen elektrischen Aufbaus und der anderen Übertragungsform sind keine Mischgeräte möglich, die sowohl in PCI- als auch PCIe-Slots betrieben werden könnten. Das ist auch durch andere Anschlüsse bedingt, so dass für PCIe-Karten entsprechend neuere Motherboards bzw. Controller verwendet werden müssen.

PCIe ist wie PCI prinzipiell <a href="Hot_Swapping" title="Hot Swapping">Hot-Plug</a>-fähig, was das Ein- und Ausbauen von (z. B. defekten) <a href="Steckkarte" title="Steckkarte">Erweiterungskarten</a> im laufenden Betrieb ermöglicht, sofern die Hardware und auch das Betriebssystem das unterstützen.

<div class="mw-heading mw-heading3"><h3 id="Topologien">Topologien</h3></div>

PCI-Express kann über drei verschiedene elektrische Topologien angebunden sein:

<ul><li>PCI-Express-Gerät auf der Systemplatine</li>

<li>PCI-Express-Geräte verbunden über einen Steckverbinder auf der Systemplatine, in dem eine Add-On-Karte steckt</li>

<li>PCI-Express-Geräte verbunden über zwei Steckverbinder: einen auf der Systemplatine, in dem eine <a href="Riser-Karte" title="Riser-Karte">Riser-Karte</a> steckt, und eine oder mehrere Add-On-Karten in den Steckplätzen der Riser-Karte (wird ab PCI Express 4 passiv nicht mehr unterstützt).</li></ul>

Letztere weisen neben den Standardbusbreiten auch ×16 (als zwei ×8), ×24 (als drei ×8), ×32 (als zwei ×16) oder ×48 (als drei ×16) auf.

Bei auf dem Markt erhältlichen ×24, ×32 und ×48-Steckplätzen handelt es sich um <a href="Riser-Karte" title="Riser-Karte">Riser-Steckplätze</a> zur Aufnahme von Erweiterungskarten, die dann 1 bis 3 PCI ×8- oder ×16-Karten aufnehmen können.

Hauptplatinen haben meist einen speziellen PCIe-Steckplatz für Grafikkarten, <a href="Englische_Sprache" title="Englische Sprache">englisch</a> PCI Express for Graphics und daher „PEG-Slot“, der meist 16 Lanes (×16) anbindet und mehr Strom bereitstellen kann (75 statt sonst nur 25 Watt, siehe Abschnitt <a href="#Stromversorgung">Stromversorgung</a>).<a href="#cite_note-11">[11]</a>

<div class="mw-heading mw-heading3"><h3 id="Übertragungsschichten">Übertragungsschichten</h3></div>

Die Übertragung wird durch mehrere <a href="OSI-Modell" title="OSI-Modell">Schichten</a> dargestellt, von denen jede nur mit den direkt benachbarten Schichten kommuniziert, sowie für die auf dieser Schicht übertragenen Daten eine Fehlererkennung oder -korrektur durchführt.

Die unterste Schicht, der sogenannte Physical Layer, stellt die elektrische Verbindung zwischen zwei direkt miteinander verbundenen Geräten dar. Das sind zum Beispiel ein Endgerät (z. B. eine Einsteckkarte) und der nächstgelegene Switch. Die <a href="Virtuelle_Verbindung" title="Virtuelle Verbindung">logische Verbindung</a> („Link“) zwischen diesen Geräten besteht aus 1 bis 16 Lanes. Jede Lane wiederum besteht aus zwei Leitungspaaren, je ein <a href="Symmetrische_Signal%C3%BCbertragung" title="Symmetrische Signalübertragung">differentielles</a> Paar für das Senden und Empfangen (<a href="Duplex_(Nachrichtentechnik)" title="Duplex (Nachrichtentechnik)">dual-simplex</a>). Jedes differentielle Leitungspaar wird von Treiberstufen angesteuert, die nach dem Standard <a href="High_Speed_Current_Steering_Logic" title="High Speed Current Steering Logic">HCSL</a> (<a href="Englische_Sprache" title="Englische Sprache">englisch</a> High Speed Current Steering Logic) ausgeführt sind. Der <a href="Wellenwiderstand" title="Wellenwiderstand">Leitungswellenwiderstand</a> und die dazu idente Leitungsterminierung besteht aus einem differentiellen Abschluss mit 100 <a href="Ohm" title="Ohm">Ω</a>. Seit PCIe Gen2 besteht auch die Option, mit einem Leitungswellenwiderstand von 85 Ω zu arbeiten.<a href="#cite_note-12">[12]</a>

Sämtliche Daten, die zwischen PCIe-Geräten übertragen werden, werden gemischt über diese Leitungen seriell übertragen, im Gegensatz zu PCI gibt es also keine eigenen Leitungen mehr für die Signalisierung von <a href="Interrupt" title="Interrupt">Interrupts</a>. Da das serielle Protokoll jedoch nicht angehalten werden kann, ergibt sich eine etwas höhere und auch <a href="Jitter" title="Jitter">schwankende</a> Interrupt<a href="Signallaufzeit" title="Signallaufzeit">latenz</a> als bei klassischem PCI mit dedizierten Interruptleitungen.

Der Data Link Layer überträgt die Datenpakete des Transaction Layers zwischen den beiden Verbindungspartnern. Dazu versieht er diese mit einer Sequenznummer, sowie einem 32-Bit-<a href="Zyklische_Redundanzpr%C3%BCfung" title="Zyklische Redundanzprüfung">CRC</a>-Wert, dem sogenannten Link CRC (LCRC). Empfangene Pakete werden dem direkten Verbindungspartner mittels Data Link Layer Packets mitgeteilt, ebenso wie der Zustand des Pakets. Beschädigte oder verlorene Pakete werden vom Verbindungspartner erneut gesendet. Dadurch werden die höheren Layer von elektrischen Übertragungsstörungen entkoppelt.

Der Transaction Layer transportiert letztlich die Nutzdaten zwischen dem logischen Sender und Empfänger, das heißt ohne Berücksichtigung der dazwischenliegenden Switches. Die Transaction Layer Packets (TLP) enthalten im Header eine Kennzeichnung, um was für eine Art von Übertragung es sich handelt. Typische Beispiele sind Schreibzugriffe (Writes) sowie Leseanforderungen (Reads) sowie Leseantworten (Completions). Schreibzugriffe sind sogenannte posted transactions, das heißt, sie werden gesendet und erzeugen auf dem Transaction Layer keinerlei Antwort.

<div class="mw-heading mw-heading3"><h3 id="Quality_of_Service">Quality of Service</h3></div>

PCIe bietet als neues Feature gegenüber PCI „<a href="Quality_of_Service" title="Quality of Service">Quality of Service</a>“. Dazu werden virtuelle Kanäle „Virtual Channels“ (VC) benutzt, denen eine Priorität „Traffic Class“ (TC) zugeordnet wird. Standardmäßig läuft der Datenverkehr über VC0 mit TC0. Durch die Benutzung von anderen virtuellen Kanälen kann bestimmter Datenverkehr priorisiert werden.

Eine typische Anwendung wäre eine Soundkarte bei der Aufnahme: Kann sie ihre Daten nicht rechtzeitig über die Verbindung weiterschicken, weil die Verbindung anderweitig belegt ist, so läuft früher oder später der Zwischenspeicher der Soundkarte über und es gehen Daten verloren. Für diese <a href="Echtzeit" title="Echtzeit">Echtzeitanwendung</a> würde man den Datenverkehr priorisieren.

<div class="mw-heading mw-heading2"><h2 id="Stromversorgung">Stromversorgung</h2></div>

Ein PCI-Express-Steckplatz kann das daran angeschlossene Gerät mit Strom versorgen. Laut Spezifikation beträgt die gelieferte Leistung für einen gewöhnlichen Steckplatz wie bei <a href="Peripheral_Component_Interconnect" title="Peripheral Component Interconnect">PCI</a> maximal 25 Watt, für Low-Profile-Karten höchstens 10 Watt und bei einem PEG-(PCIe-×16)-Steckplatz maximal 75 Watt.<a href="#cite_note-13">[13]</a> Diese maximal 75 Watt sind aufgeteilt in 5,5 <a href="Ampere" title="Ampere">Ampere</a> über 12 Volt (66 Watt) und 3 A über 3,3 V (9,9 W). Da das für manche Einsatzzwecke wie Grafikkarten oder USB 3.0-Karten jedoch häufig zu wenig ist, sieht die Spezifikation unterschiedliche Zusatzstecker zur Stromversorgung vor, sogenannte PCI Express (Graphics) Power Supply Connector (auch PEG-Connector oder PCIe-Kabel), die +12 Volt liefern.

<div class="mw-heading mw-heading3"><h3 id="2x3-_und_2x4-Stecker">2x3- und 2x4-Stecker</h3></div>

Die erste Version der Zusatzstecker hat 6 Pins<a href="#cite_note-14">[14]</a><a href="#cite_note-ht4u-pinbelegung-15">[15]</a> und kann bis zu 75 Watt liefern, wodurch die dem Gerät maximal bereitgestellte Leistung auf 150 Watt steigt, bei Nutzung zweier solcher Stecker auf 225 Watt. In der Spezifikation von PCI Express 2.0 wurde ein neuer Zusatzstecker mit 8 Pins definiert, der maximal 150 Watt führen kann. Für noch höhere Leistungen kann ein zusätzlicher Stecker mit 6 Pins genutzt werden, der weitere 75 Watt zuführt, wodurch die maximale Leistungsaufnahme einer PCI-Express-Karte auf 300 Watt begrenzt ist (75 Watt vom Steckplatz, 150 Watt erster Stecker, 75 Watt zweiter Stecker).<a href="#cite_note-ht4u-pinbelegung-15">[15]</a><a href="#cite_note-16">[16]</a> Leistungsfähigere Grafikkarten, die seit Anfang 2011 auf dem Markt sind, sehen die Verwendung von zwei 8-Pin-Steckern vor. Dadurch erhöht sich die maximal zulässige Leistungsaufnahme auf 375 Watt. (75 Watt vom Steckplatz, 150 Watt erster Stecker, 150 Watt zweiter Stecker).

<caption>Power Connector

</caption>

</th>

</td>

</th></tr>

<tr>

<th>Beschreibung

</th>

<th>Beschreibung

</th></tr>

<tr>

<td colspan="2">+12 V

</td>

<td colspan="2">+12 V

</td></tr>

<tr>

<td colspan="2">nicht angeschlossen (meist +12 V)

</td>

<td colspan="2">+12 V

</td></tr>

<tr>

<td colspan="2">+12 V

</td>

<td colspan="2">+12 V

</td></tr>

<tr>

<td colspan="2">Sense1 (8-Pin angesteckt)

</td></tr>

<tr>

<td colspan="2"><a href="Masse_(Elektronik)" title="Masse (Elektronik)">Masse</a>

</td>

<td colspan="2">Masse

</td></tr>

<tr>

<td colspan="2">Sense (6-Pin angesteckt)

</td>

<td colspan="2">Sense0 (6- oder 8-Pin angesteckt)

</td></tr>

<tr>

<td colspan="2">Masse

</td>

<td colspan="2">Masse

</td></tr>

<tr>

<td colspan="2">Masse

</td></tr></tbody></table>

Wenn ein 6-Pin-Stecker in eine 8-Pin-Buchse gesteckt wird, merkt die Karte am fehlenden Sense1, dass sie über die Kabelverbindung nur 75 W beziehen darf.

<div class="mw-heading mw-heading3"><h3 id="16-Pin_(max._600_W)_12VHPWR">16-Pin (max. 600 W) 12VHPWR</h3></div>

Ab PCI Express-5.0 sind für Leistungen bis 600 W neue 12 + 4-polige Stecker vorgesehen. Der Stecker nennt sich 12VHPWR High Power Connector (H+).

<th>Beschreibung

</th></tr>

<tr>

<td>+12 V

</td></tr>

<tr>

<td>Masse

</td></tr>

<tr>

<td>Card Power Stable, optional

</td></tr>

<tr>

<td>Card Cable Present, optional

</td></tr>

<tr>

<td>Sense0

</td></tr>

<tr>

<td>Sense1

</td></tr></tbody></table>

Welche maximale Dauerleistung das Netzteil der PCI Express-5.0 Grafikkarte liefern kann, wird über die Beschaltung der Pins 15 und 16 des Steckers signalisiert. Die Pins 13 und 14 sind in der Regel nicht beschaltet, d. h. offen.

<th>Pin 15 Sense0

</th>

<th>Pin 16 Sense1

</th>

<th>Maximale Dauerleistung

</th></tr>

<tr>

<td>Masse</td>

<td>00600 Watt

</td></tr>

<tr>

<td>offen</td>

<td>Masse</td>

<td>00450 Watt

</td></tr>

<tr>

<td>Masse</td>

<td>offen</td>

<td>00300 Watt

</td></tr>

<tr>

<td>offen</td>

<td>00150 Watt

</td></tr></tbody></table>

In der PCI Express-5.1 Standardisierung wurde der mit PCI Express-5.0 eingeführte neue 12-Pin-Stecker 12VHPWR aufgrund von Problemen mit der sicheren elektromechanischen Verbindung überarbeitet. Der Stecker nennt sich nun 12V-2x6 High Power Connector (H++). Die mechanischen Änderungen umfassen eine Verkürzung der Sense Pins 13–16 um 1,7 mm und eine Verlängerung der Pluspol- und Masse-Pins 1–12 um 0,25 mm. Die Verkürzung der Sense Pins soll verhindern, dass der Kontakt zu ihnen hergestellt wird, bevor der Stecker vollständig eingerastet ist. Die Verlängerung der Pluspol- und Masse-Pins soll die elektrische Kontaktfläche auch bei voll eingestecktem Stecker erhöhen, um die generelle Wärmeentwicklung an den Steckkontakten zu reduzieren.<a href="#cite_note-21">[21]</a>

Die elektrischen Änderungen beschränken sich auf eine geänderte Beschaltung der Sense Pins (in der Tabelle sind die Änderungen fett gedruckt).

<th>Pin 15 Sense0

</th>

<th>Pin 16 Sense1

</th>

<th>Maximale Dauerleistung

</th></tr>

<tr>

<td>Masse</td>

<td>00600 Watt

</td></tr>

<tr>

<td>offen</td>

<td>Masse</td>

<td>00450 Watt

</td></tr>

<tr>

<td>Masse</td>

<td>offen</td>

<td>00300 Watt

</td></tr>

<tr>

<td colspan="2">kurzgeschlossen</td>

<td>00150 Watt

</td></tr>

<tr>

<td>offen

</td>

<td>offen

</td>

<td>00000 Watt

</td></tr></tbody></table>

Durch diese Maßnahmen soll die Problematik nicht vollständig eingerasteter und dadurch teilweise elektrisch überlasteter Stecker behoben oder zumindest minimiert werden, die beim bisherigen 12VHPWR High Power Connector (H+) zu vereinzelten Schmorbränden geführt hat.<a href="#cite_note-22">[22]</a>

<div class="mw-heading mw-heading3"><h3 id="2-Pin_48VHPWR">2-Pin 48VHPWR</h3></div>

Ebenfalls in PCIe 5.1 CEM definiert wurde ein Anschluss mit nur zwei stromführenden Kontakten plus vier Sense-Pins.<a href="#cite_note-23">[23]</a> Die stromführenden Kontakte sind für 15 A Dauerstrom spezifiziert.

<caption>48VHPWR Pinbelegung

</caption>

<th>Signal

</th></tr>

<tr>

<td>+48 V

</td></tr>

<tr>

<td>Masse

</td></tr>

<tr>

<td>CARD_PWR_STABLE

</td></tr>

<tr>

<td>CARD_CBL_PRES#

</td></tr>

<tr>

<td>SENSE0

</td></tr>

<tr>

<td>SENSE1

</td></tr></tbody></table>

<div class="mw-heading mw-heading2"><h2 id="Slot-Varianten">Slot-Varianten</h2></div>

<th rowspan="2">Lanes

</th>

<th colspan="3">Anzahl Steckkontakte

</th>

<th colspan="4">Mechanische Länge (mm)

</th></tr>

<tr>

<th>links

</th>

<th>rechts

</th>

<th>gesamt

</th>

<th>links

</th>

<th>Steg

</th>

<th>rechts

</th>

<th>gesamt

</th></tr>

<tr>

<td rowspan="4">22

</td>

<td rowspan="4">1,78

</td>

<td>21,08

</td></tr>

<tr>

<td>35,08

</td></tr>

<tr>

<td>52,08

</td></tr>

<tr>

<td>85,08

</td></tr></tbody></table>

PCI-Express-Karten und PCI-Express-Steckplätze haben zwei Parameter:

<ul><li>Die mechanische Länge des Slots: Entsprechend der Länge des Slots oder Steckplatzes spricht man von PCIe ×1, PCIe ×4, PCIe ×8 oder PCIe ×16. Weiterhin gibt es „offene“ Steckplätze, in die man mechanisch beliebig lange Karten stecken kann. Allerdings funktioniert dort die Kartendetektion durch die #PRSNT-Kontakte nicht mehr.</li>

<li>Die maximal verwendbaren Lanes eines Steckplatzes oder einer PCIe-Karte: Häufig entsprechen sie der mechanischen Länge, können aber auch kleiner, aber niemals größer sein. Häufig anzutreffen sind mechanische ×16-Steckplätze, die elektrisch nur ×4 oder ×8 sind. Insbesondere ist es oft der Fall, dass bei Boards mit mehreren ×16-Steckplätzen diese bei gleichzeitiger Verwendung weniger Lanes bereitstellen (s. u.).</li></ul>

Im Desktopbereich wird meist ×1 als Ersatz für den PCI-Bus und ×16 als Ersatz für den AGP-Steckplatz zur Anbindung von <a href="Grafikkarte" title="Grafikkarte">Grafikkarten</a> (gekennzeichneter „PEG-Slot“) verwendet.

Darüber hinaus gibt es noch die PCIe-Varianten ×4 und ×8. ×4 ist vor allem im Serverbereich für Karten mit hohem Durchsatz (Festplattencontroller, 10GE-<a href="Netzwerkkarte" title="Netzwerkkarte">Netzwerkkarten</a>) zu finden. Die <a href="Steckplatz" title="Steckplatz">Slots</a> sind außerdem abwärtskompatibel, das heißt eine ×1-Karte kann zum Beispiel auch in einen ×4-Slot gesteckt werden, von den vier Lanes des Steckplatzes wird dann nur eine Lane genutzt.

Einige Motherboards besitzen PCIe-Steckplätze ohne abschließenden Steg („offener“ Steckplatz), so dass „größere“ Karten eingesteckt werden können. Sogar das Aufsägen von geschlossenen Slots ist möglich,<a href="#cite_note-24">[24]</a> birgt aber das Risiko, durch die Säge das Mainboard mechanisch zu zerstören. Zudem dürfen keine Mainboard-Bauteile wie <a href="Kondensator_(Elektrotechnik)" title="Kondensator (Elektrotechnik)">Kondensatoren</a>, <a href="Stiftleiste" title="Stiftleiste">Stiftleisten</a>, <a href="Serial_ATA" title="Serial ATA">SATA-Anschlüsse</a> oder <a href="M.2" title="M.2">M.2</a>-Geräte den langen Anschluss an der Karte blockieren.

Möglich ist auch, dass Slots eine von der Bauform abweichende Anbindung der Lanes haben. Dies ist meist der Fall, wenn für <a href="Scalable_Link_Interface" title="Scalable Link Interface">SLI</a> und <a href="AMD_Crossfire" title="AMD Crossfire">Crossfire</a> zwei (oder mehr) ×16-Slots vorhanden sind und die <a href="Hauptplatine" title="Hauptplatine">Hauptplatine</a> beziehungsweise der darauf verwendete <a href="Chipsatz" title="Chipsatz">Chipsatz</a> keine 32 Lanes für die Grafikkarten bereitstellt. Dann ist der untere Slot langsamer angebunden (meist ×4, oft auch nur mit der vorherigen Generation) und/oder er teilt sich bei seiner Verwendung die Lanes mit dem Hauptslot, was dann nur noch 8 Lanes auf dem Hauptslot ergibt. Allerdings findet in letzterem Fall diese Verminderung der Übertragungskapazität nicht nur bei zwei Grafikkarten statt, sondern beispielsweise auch bei Verwendung einer ×16-Grafikkarte und einer ×1-Karte in diesen Slots, so dass die Grafikkarte nur mit ×8 läuft und 7 Lanes ungenutzt bleiben. Das genaue Verhalten einer Hauptplatine ist in ihren Spezifikationen und im Handbuch vermerkt. Die Reduktion der Lanes senkt die Leistung allerdings bei weitem nicht um den gleichen Faktor: Ein Test zeigte 2011 durch Abkleben der Kontakte einiger der letzten PCIe-2.0-Karten, dass meist nur geringe Leistungseinbußen festzustellen waren. Bis runter auf PCIe 2.0 ×4 war der Verlust meist allenfalls messbar, während sich PCIe 2.0 ×1 insbesondere dann negativ auswirkte, wenn der <a href="Graphics_Double_Data_Rate" title="Graphics Double Data Rate">Speicher der Grafikkarte</a> zu klein war.<a href="#cite_note-25">[25]</a> Ähnlich verhält es sich bei der Reduktion der Bandbreite durch Verwendung vorheriger PCIe-Generationen: Nachdem im Januar 2022 Nvidia die <a href="Nvidia-GeForce-30-Serie" title="Nvidia-GeForce-30-Serie">GeForce RTX 3050</a> mit PCIe 4.0 x8 und AMD die <a href="AMD-Radeon-RX-6000-Serie" title="AMD-Radeon-RX-6000-Serie">Radeon RX 6500 XT</a> gar nur mit PCIe 4.0 x4 ausstatteten, führten Computermagazine Tests aus, wie sich diese Karten mit dem zu dem Zeitpunkt bei Mainboards und CPUs weit verbreiteten PCIe 3.0 verhielten. Auch hier waren die Auswirkungen gering und vor allem bei unzureichender Größe des Grafikspeichers relevant.<a href="#cite_note-26">[26]</a>

Der Steckplatz ist mechanisch in zwei Bereiche unterteilt: Im linken Bereich befinden sich immer 22 Steckkontakte, die hauptsächlich für die Stromversorgung und die Verwaltungskommunikation (<a href="System_Management_Bus" title="System Management Bus">SMBus</a>, <a href="Joint_Test_Action_Group" title="Joint Test Action Group">JTAG</a>) verantwortlich sind. Im rechten Bereich befinden sich je nach Anzahl der Verbindungen 14 bis 142 Steckkontakte, die für die eigentliche Nutzdatenübertragung und weitere Signale konzipiert sind.

Darüber hinaus gibt es bei <a href="Notebook" title="Notebook">Notebooks</a> miniaturisierte Varianten von PCIe, unter anderem <a href="ExpressCard" title="ExpressCard">ExpressCard</a>, <a href="PCI_Express_Mini_Card" title="PCI Express Mini Card">PCI Express Mini Card</a> und <a href="M.2" title="M.2">M.2</a> für Erweiterungen wie <a href="Wireless_Local_Area_Network" title="Wireless Local Area Network">WLAN</a> und SSD oder als <a href="Mobile_PCI_Express_Module" title="Mobile PCI Express Module">Mobile PCI Express Module</a> für Grafikkarten. Zunächst in <a href="Server" title="Server">Servern</a>, mittlerweile auch in <a href="Desktop-Computer" title="Desktop-Computer">Desktop-Computern</a> und Notebooks werden SSDs auch direkt über PCI-Express angesprochen, siehe <a href="U.2" title="U.2">U.2</a> und <a href="NVM_Express" title="NVM Express">NVMe</a>. Auch M.2 ist hier inzwischen üblich.

<div class="gallerytext">Gelbe PCIe-Slots und weiße PCI-Slots</div>

</li>

<div class="gallerytext"><a href="Serial_ATA#mini-SATA_(mSATA)" title="Serial ATA">mSATA</a>-Steckkarte: Physisch PCI Express Mini Card, Elektrisch SATA: <a href="Solid-State-Drive" title="Solid-State-Drive">Solid-State-Drive</a> ursprünglich für <a href="Notebook" title="Notebook">Notebooks</a></div>

</li>

<div class="gallerytext">PCI Express Mini Card-Steckplatz mit Sicherungsschraube</div>

</li>

<div class="gallerytext">PCIe-Slot (gelb) für ×1-kompatible Karten, die auch als bis zu ×16 ausgeführt sein können (rechte Seite ist offen)</div>

</li>

</ul>

Pinbelegung

<caption>PCIe ×1-, ×4-, ×8- und ×16-Belegung<a href="#cite_note-27">[27]</a>

</caption>

<th><abbr title="Lötseite">unten (A)</abbr></th>

<th>Bezeichnung

</th></tr>

<tr>

<th>1

</th>

<td style="background:#9f9">PRSNT1#</td>

<td style="text-align:left" rowspan="3">Present 1: Wird auf der Karte nur mit dem hintersten PRSNT2#-Pin verbun- den, alle anderen PRSNT2#-Pins sind auf der Karte mit nichts verbunden.

</td></tr>

<tr>

<th>2

</th>

<td style="background:silver">+12 V

</td></tr>

<tr>

<th>3

</th>

<td style="background:silver">+12 V

</td></tr>

<tr>

<th>4

</th>

<td style="background:#F8F9FA">Masse</td>

<td>

</td></tr>

<tr>

<th>5

</th>

<td style="background:#fc6">SMCLK</td>

<td rowspan="5" style="text-align:left;"><a href="System_Management_Bus" title="System Management Bus">SMBus</a>- und <a href="Joint_Test_Action_Group" title="Joint Test Action Group">JTAG</a>-Anschlüsse

</td></tr>

<tr>

<th>6

</th>

<td style="background:#fc6">SMDAT</td>

<td style="background:#99f">TDI

</td></tr>

<tr>

<th>7

</th>

<td style="background:#F8F9FA">Masse</td>

<td style="background:#f9f">TDO

</td></tr>

<tr>

<th>8

</th>

<td style="background:#99f">TMS

</td></tr>

<tr>

<th>9

</th>

<td style="background:silver">+3.3 V

</td></tr>

<tr>

<th>10

</th>

<td style="text-align:left"><a href="Bereitschaftsbetrieb" title="Bereitschaftsbetrieb">Standby-Betriebsspannung</a>

</td></tr>

<tr>

<th>11

</th>

<td style="background:#FFCC66">PERST#</td>

<td style="text-align:left">Reaktivierung; Spannungen und Referenztakt stabil?

</td></tr>

<tr>

<td style="text-align:left">Kodierlücke (Steg im Schacht)

</td></tr>

<tr>

<th>12

</th>

<td style="background:#FFCC66">CLKREQ#</td>

<td style="background:#F8F9FA">Masse</td>

<td style="text-align:left">Referenztakt anfordern

</td></tr>

<tr>

<th>13

</th>

<td style="background:#F8F9FA">Masse</td>

<td style="background:#99f">REFCLK+</td>

<td style="text-align:left" rowspan="2">Referenztakt: + und −

</td></tr>

<tr>

<th rowspan="2">14

</th>

<td style="background:#99f" rowspan="2"">REFCLK−

</td></tr>

<tr>

<td rowspan="2" style="text-align:left">Lane 0: Sender, + und −

</td></tr>

<tr>

<th>15

</th>

<td style="background:#F8F9FA">Masse

</td></tr>

<tr>

<th>16

</th>

<td style="background:#F8F9FA">Masse</td>

<td rowspan="2" style="text-align:left">Lane 0: Empfänger, + und −

</td></tr>

<tr>

<th rowspan="2">17

</th>

<td style="background:#9f9" rowspan="2">PRSNT2#</td>

<td style="background:#f9f" rowspan="2">HSIn(0)

</td></tr>

<tr>

<td rowspan="2" style="text-align:left">Present 2: für ×1-Karten

</td></tr>

<tr>

<th>18

</th>

<td style="background:#F8F9FA">Masse</td>

<td style="background:#F8F9FA">Masse

</td></tr></tbody></table>

<caption>fortgeführt: PCIe ×4-, ×8- und ×16-Belegung

</caption>

<th style="width:62px"><abbr title="Lötseite">unten (A)</abbr></th>

<th style="width:245px">Bezeichnung

</th></tr>

<tr>

<th>19

</th>

<td style="background:#ff9">reserviert</td>

<td rowspan="2" style="text-align:left">Lane 1: Sender, + und −

</td></tr>

<tr>

<th>20

</th>

<td style="background:#F8F9FA">Masse

</td></tr>

<tr>

<th>21

</th>

<td style="background:#F8F9FA">Masse</td>

<td rowspan="2" style="text-align:left">Lane 1: Empfänger, + und −

</td></tr>

<tr>

<th>22

</th>

<td style="background:#F8F9FA">Masse</td>

<td style="background:#f9f">HSIn(1)

</td></tr>

<tr>

<th>23

</th>

<td style="background:#F8F9FA">Masse</td>

<td rowspan="2" style="text-align:left">Lane 2: Sender, + und −

</td></tr>

<tr>

<th>24

</th>

<td style="background:#F8F9FA">Masse

</td></tr>

<tr>

<th>25

</th>

<td style="background:#F8F9FA">Masse</td>

<td rowspan="2" style="text-align:left">Lane 2: Empfänger, + und −

</td></tr>

<tr>

<th>26

</th>

<td style="background:#F8F9FA">Masse</td>

<td style="background:#f9f">HSIn(2)

</td></tr>

<tr>

<th>27

</th>

<td style="background:#F8F9FA">Masse</td>

<td rowspan="2" style="text-align:left">Lane 3: Sender, + und −

</td></tr>

<tr>

<th>28

</th>

<td style="background:#F8F9FA">Masse

</td></tr>

<tr>

<th>29

</th>

<td style="background:#F8F9FA">Masse</td>

<td rowspan="2" style="text-align:left">Lane 3: Empfänger, + und −

</td></tr>

<tr>

<th rowspan="2">30

</th>

<td rowspan="2" style="background:#FFCC66">PWRBRK#</td>

<td rowspan="2" style="background:#f9f">HSIn(3)

</td></tr>

<tr>

<td rowspan="2" style="text-align:left">Emergency Power Reduction

</td></tr>

<tr>

<th rowspan="2">31

</th>

<td rowspan="2" style="background:#9f9">PRSNT2#</td>

<td rowspan="2" style="background:#F8F9FA">Masse

</td></tr>

<tr>

<td style="text-align:left">Present 2: für ×4-Karten

</td></tr>

<tr>

<th>32

</th>

<td style="background:#F8F9FA">Masse</td>

<td style="background:#ff9">reserviert

</td></tr></tbody></table>

</td>

<td>

<caption>Legende

</caption>

<th style="background:#F8F9FA">Masse

</th>

<td>0 V, Referenz

</td></tr>

<tr>

<th style="background:silver">Versorgung

</th>

<td>Versorgungsspannung zur PCIe-Karte

</td></tr>

<tr>

<th style="background:#FF99FF">Ausgang

</th>

<td>Signal von der Karte zur Hauptplatine

</td></tr>

<tr>

<th style="background:#9999FF">Eingang

</th>

<td>Signal von der Hauptplatine zur Karte

</td></tr>

<tr>

<th style="background:#FFCC66"><a href="Open-Collector-Ausgang" title="Open-Collector-Ausgang">open drain</a>

</th>

<td>darf von mehreren Karten nach Masse geschaltet und/oder gelesen werden

</td></tr>

<tr>

<th style="background:#99FF99">Sensor- anschluss

</th>

<td>Detektion der Bus-Breite (×1, ×4, ×8, ×16) der Karte

</td></tr>

<tr>

<th style="background:#FFFF99">reserviert

</th>

<td>noch nicht in Benutzung

</td></tr></tbody></table>

<caption>fortgeführt: PCIe ×8- und ×16-Belegung

</caption>

<th style="width:62px"><abbr title="Lötseite">unten (A)</abbr></th>

<th style="width:190px">Bezeichnung

</th></tr>

<tr>

<th>33

</th>

<td style="background:#ff9">reserviert</td>

<td rowspan="2" style="text-align:left">Lane 4: Sender, + und −

</td></tr>

<tr>

<th>34

</th>

<td style="background:#F8F9FA">Masse

</td></tr>

<tr>

<th>35

</th>

<td style="background:#F8F9FA">Masse</td>

<td rowspan="2" style="text-align:left">Lane 4: Empfänger, + und −

</td></tr>

<tr>

<th>36

</th>

<td style="background:#F8F9FA">Masse</td>

<td style="background:#f9f">HSIn(4)

</td></tr>

<tr>

<th>37

</th>

<td style="background:#F8F9FA">Masse</td>

<td rowspan="2" style="text-align:left">Lane 5: Sender, + und −

</td></tr>

<tr>

<th>38

</th>

<td style="background:#F8F9FA">Masse

</td></tr>

<tr>

<th>39

</th>

<td style="background:#F8F9FA">Masse</td>

<td rowspan="2" style="text-align:left">Lane 5: Empfänger, + und −

</td></tr>

<tr>

<th>40

</th>

<td style="background:#F8F9FA">Masse</td>

<td style="background:#f9f">HSIn(5)

</td></tr>

<tr>

<th>41

</th>

<td style="background:#F8F9FA">Masse</td>

<td rowspan="2" style="text-align:left">Lane 6: Sender, + und −

</td></tr>

<tr>

<th>42

</th>

<td style="background:#F8F9FA">Masse

</td></tr>

<tr>

<th>43

</th>

<td style="background:#F8F9FA">Masse</td>

<td rowspan="2" style="text-align:left">Lane 6: Empfänger, + und −

</td></tr>

<tr>

<th>44

</th>

<td style="background:#F8F9FA">Masse</td>

<td style="background:#f9f">HSIn(6)

</td></tr>

<tr>

<th>45

</th>

<td style="background:#F8F9FA">Masse</td>

<td rowspan="2" style="text-align:left">Lane 7: Sender, + und −

</td></tr>

<tr>

<th>46

</th>

<td style="background:#F8F9FA">Masse

</td></tr>

<tr>

<th>47

</th>

<td style="background:#F8F9FA">Masse</td>

<td rowspan="2" style="text-align:left">Lane 7 Empfänger, + und −

</td></tr>

<tr>

<th rowspan="2">48

</th>

<td style="background:#9f9" rowspan="2">PRSNT2#</td>

<td style="background:#f9f" rowspan="2">HSIn(7)

</td></tr>

<tr>

<td rowspan="2" style="text-align:left">Present 2: für ×8-Karten

</td></tr>

<tr>

<th>49

</th>

<td style="background:#F8F9FA">Masse</td>

<td style="background:#F8F9FA">Masse

</td></tr></tbody></table>

<caption>fortgeführt: PCIe ×16-Belegung

</caption>

<th style="width:62px"><abbr title="Lötseite">unten (A)</abbr></th>

<th style="width:190px">Bezeichnung

</th></tr>

<tr>

<th>50

</th>

<td style="background:#ff9">reserviert</td>

<td rowspan="2" style="text-align:left">Lane 8: Sender, + und −

</td></tr>

<tr>

<th>51

</th>

<td style="background:#F8F9FA">Masse

</td></tr>

<tr>

<th>52

</th>

<td style="background:#F8F9FA">Masse</td>

<td rowspan="2" style="text-align:left">Lane 8: Empfänger, + und −

</td></tr>

<tr>

<th>53

</th>

<td style="background:#F8F9FA">Masse</td>

<td style="background:#f9f">HSIn(8)

</td></tr>

<tr>

</td></tr>

<tr>

<th>80

</th>

<td style="background:#F8F9FA">Masse</td>

<td rowspan="2" style="text-align:left">Lane 15: Empfänger, + und −

</td></tr>

<tr>

<th rowspan="2">81

</th>

<td style="background:#9f9" rowspan="2">PRSNT2#</td>

<td style="background:#f9f" rowspan="2">HSIn(15)

</td></tr>

<tr>

<td rowspan="2" style="text-align:left">Present 2: für ×16-Karten

</td></tr>

<tr>

<th>82

</th>

<td style="background:#ff9">reserviert</td>

<td style="background:#F8F9FA">Masse

</td></tr></tbody></table>

<div class="mw-heading mw-heading2"><h2 id="Kompatibilität_nach_Lane-Anzahl">Kompatibilität nach Lane-Anzahl</h2></div>

Der PCIe-Standard verlangt, dass jede Karte eine Verbindung sowohl mit einer Breite von einer Lane als auch mit der elektrisch von der Karte unterstützten Lane-Anzahl herstellen kann. Für Slots gilt das Gleiche. Andere Verbindungsbreiten – der Standard sieht ×1, ×4, ×8 und ×16 vor – sind nicht durch den Standard abgedeckt. Eine Verbindung kommt dann mit der maximalen Breite zustande, die sowohl vom Slot als auch von der Karte unterstützt wird.

Da die elektrische Breite kleiner sein kann als die Bauform und manche Linkbreiten optional sind, ist es nicht offensichtlich, mit welcher Breite eine Karte in einem gegebenen Slot funktionieren wird. Die „PCI Express Label Specification and Usage Guidelines“ von 2006 empfehlen daher, an jedem Slot und auf jeder Karte genau aufzulisten, welche Verbindungsbreiten unterstützt werden. Das wird jedoch nur selten umgesetzt.

</td></tr>

<tr>

<td>

<caption>Kompatibilität

</caption>

<td rowspan="2">Karte

</td>

<th colspan="4">Steckplatz

</th></tr>

<tr>

<th>0×1

</th>

<th>0×4

</th>

<th>0×8

</th>

<th>×16

</th></tr>

<tr>

<td>0×1

</td>

<td class="hintergrundfarbe9">ok

</td>

<td class="hintergrundfarbe9">ok

</td>

<td class="hintergrundfarbe9">ok

</td>

<td class="hintergrundfarbe9">ok

</td></tr>

<tr>

<td>0×4

</td>

<td class="hintergrundfarbe7" colspan="1">~

</td>

<td class="hintergrundfarbe9">ok

</td>

<td class="hintergrundfarbe9">ok

</td>

<td class="hintergrundfarbe9">ok

</td></tr>

<tr>

<td>0×8

</td>

<td class="hintergrundfarbe7" colspan="2">~

</td>

<td class="hintergrundfarbe9">ok

</td>

<td class="hintergrundfarbe9">ok

</td></tr>

<tr>

<td>×16

</td>

<td class="hintergrundfarbe7" colspan="3">~

</td>

<td class="hintergrundfarbe9">ok

</td></tr></tbody></table>

</td>

<td>

<caption>Legende

</caption>

<td>Kompatibel

</td></tr>

<tr>

<td class="hintergrundfarbe7">~

</td>

<td>Teilweise kompatibel: Nur bei Slots, die das physische Einstecken der Karte nicht verhindern („offene Slots“, ohne Mainboardbauteile dahinter), Transferrate ist auf maximale Slot-Transferrate begrenzt. Das wird zum Beispiel bei Slots benutzt, die von der Bauweise einem ×16-Slot gleichen, aber nur 8 Lanes mit elektrischen Verbindungen haben. Dort funktionieren ×16-Karten, allerdings nur mit halber Bandbreite.

</td></tr></tbody></table>

<div class="mw-heading mw-heading2"><h2 id="Kompatibilität_nach_PCIe-Versionen">Kompatibilität nach PCIe-Versionen</h2></div>

PCIe-Steckkarten und -Steckplätze sind generell <a href="Kompatibilit%C3%A4t_(Technik)" title="Kompatibilität (Technik)">abwärtskompatibel</a> zu Gegenstücken aller vorherigen Generationen.<a href="#cite_note-28">[28]</a> Die Übertragung findet dabei jeweils auf Basis des schnellsten gemeinsamen Protokolls statt. Das heißt, dass zum Beispiel eine PCIe-1.0-Karte in einem 3.0-Slot nur mit 2,5 GT/s überträgt, eine PCIe-2.0-Karte im selben Slot dagegen mit 5 GT/s.

<div class="mw-heading mw-heading2"><h2 id="Literatur">Literatur</h2></div>

<ul><li>Ravi Budruk u. a.: PCI Express System Architecture. Addison-Wesley, Boston 2004, ISBN 0-321-15630-7</li>

<li>Franz-Josef Lintermann, Udo Schaefer, Walter Schulte-Göcking, Klaas Gettner: <cite style="font-style:italic">Einfache IT-Systeme. Lehr-/Fachbuch</cite>. 5, 1. korrigierter Nachdruck Auflage. Bildungsverlag EINS, 2008, ISBN 978-3-8237-1140-7 (Seite 64–66).<span class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Abook&rfr_id=info:sid/de.wikipedia.org:PCI+Express&rft.au=Franz-Josef+Lintermann%2C+Udo+Schaefer%2C+Walter+Schulte-G%C3%B6cking%2C+...&rft.btitle=Einfache+IT-Systeme.+Lehr-%2FFachbuch&rft.date=2008&rft.edition=5%2C+1.+korrigierter+Nachdruck&rft.genre=book&rft.isbn=9783823711407&rft.pub=Bildungsverlag+EINS" style="display:none"> </li></ul>

<div class="mw-heading mw-heading2"><h2 id="Weblinks">Weblinks</h2></div>

<div class="sisterproject" style="margin:0.1em 0 0 0;"><div class="noresize noviewer" style="display:inline-block; line-height:10px; min-width:1.6em; text-align:center;" aria-hidden="true" role="presentation"></div><a class="external text" href="https://commons.wikimedia.org/wiki/Category:PCI_Express_connectors?uselang=de">Commons: PCI Express connectors</a> – Sammlung von Bildern, Videos und Audiodateien</div>

<ul><li><a rel="nofollow" class="external text" href="http://www.pcisig.com/specifications/pciexpress/">PCI-Express-Spezifikation</a> auf pcisig.com (englisch)</li>

<li><a rel="nofollow" class="external text" href="https://www.tweakpc.de/hardware/infos/mainboard/pci_express/s01.php">PCI Express: Kurz erklärt</a> auf tweakpc.de</li>

<li><a rel="nofollow" class="external text" href="https://www.computerbase.de/2004-06/bericht-pci-express-die-grundlagen/">PCI Express: Grundlagen</a> auf computerbase.de</li>

<li><a rel="nofollow" class="external text" href="https://www.elektronik-kompendium.de/sites/com/0904051.htm">PCIe – PCI Express</a> auf Elektronikkompendium</li></ul>

<div class="mw-heading mw-heading2"><h2 id="Einzelnachweise">Einzelnachweise</h2></div>

<li id="cite_note-1"><a href="#cite_ref-1">↑</a> Christof Windeck: <a rel="nofollow" class="external text" href="https://heise.de/-1015248">Abschied vom PCI Local Bus.</a> In: <a href="Heise_online" title="Heise online">Heise online</a>. 3. Juni 2010. Abgerufen am 27. Februar 2022.; Zitat: „Bei einigen kommenden Chipsätzen der Serie 6 verzichtet Intel auf die Anbindung eines konventionellen PCI-Bus.“.

</li>

<li id="cite_note-2"><a href="#cite_ref-2">↑</a> <a rel="nofollow" class="external text" href="https://pcisig.com/sites/default/files/newsroom_attachments/PCIe%204.0%20Blog.pdf">PCI-SIG Releases PCIe 4.0, Version 1.0.</a> PCI-SIG, abgerufen am 26. Oktober 2017 (englisch).<span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3APCI+Express&rft.title=PCI-SIG+Releases+PCIe+4.0%2C+Version+1.0&rft.description=PCI-SIG+Releases+PCIe+4.0%2C+Version+1.0&rft.identifier=&rft.publisher=PCI-SIG&rft.date=&rft.language=en">

</li>

<li id="cite_note-PCIe_5_0.9-3">↑ <a href="#cite_ref-PCIe_5_0.9_3-0">a</a> <a href="#cite_ref-PCIe_5_0.9_3-1">b</a> <a rel="nofollow" class="external text" href="http://pcisig.com/doubling-bandwidth-under-two-years-pci-express®-base-specification-revision-50-version-09-now">PCI Express Base Specification Revision 5.0.</a> Abgerufen am 12. Dezember 2018 (englisch).<span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3APCI+Express&rft.title=PCI+Express+Base+Specification+Revision+5.0&rft.description=PCI+Express+Base+Specification+Revision+5.0&rft.identifier=http%3A%2F%2Fpcisig.com%2Fdoubling-bandwidth-under-two-years-pci-express%C2%AE-base-specification-revision-50-version-09-now&rft.language=en">

</li>

<li id="cite_note-4"><a href="#cite_ref-4">↑</a> <a rel="nofollow" class="external text" href="https://www.pcwelt.de/article/1954054/pcie-7-0-kommt-frueher.html">PCIe 7.0 kommt früher als Sie denken und ist wahnsinnig schnell.</a> PC Welt, 15. Juni 2023, abgerufen am 4. August 2024.<span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3APCI+Express&rft.title=PCIe+7.0+kommt+fr%C3%BCher+als+Sie+denken+und+ist+wahnsinnig+schnell&rft.description=PCIe+7.0+kommt+fr%C3%BCher+als+Sie+denken+und+ist+wahnsinnig+schnell&rft.identifier=https%3A%2F%2Fwww.pcwelt.de%2Farticle%2F1954054%2Fpcie-7-0-kommt-frueher.html&rft.publisher=PC+Welt&rft.date=2023-06-15">

</li>

<li id="cite_note-5"><a href="#cite_ref-5">↑</a> <a rel="nofollow" class="external free" href="https://www.heise.de/news/PCI-Express-7-0-jagt-256-GByte-s-auch-ueber-Kabel-10436190.html">https://www.heise.de/news/PCI-Express-7-0-jagt-256-GByte-s-auch-ueber-Kabel-10436190.html</a>

</li>

<li id="cite_note-6"><a href="#cite_ref-6">↑</a> Claire Castellanos Nereus: <a rel="nofollow" class="external text" href="https://web.archive.org/web/20121223043627/http://www.pcisig.com/news_room/Press_Releases/November_29_2011_Press_Release_/">PCI-SIG Announces PCI Express 4.0 Evolution to 16GT/S, Twice the Throughput of PCI Express 3.0 Technology.</a> PCI-SIG, 29. November 2011, archiviert vom <style data-mw-deduplicate="TemplateStyles:r250917974">

/* start https://de.wikipedia.org/ */

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/* end https://de.wikipedia.org/ */

</style><a class="external text" href="https://redirecter.toolforge.org/?url=http%3A%2F%2Fwww.pcisig.com%2Fnews_room%2FPress_Releases%2FNovember_29_2011_Press_Release_%2F">Original</a> (nicht mehr online verfügbar) am 23. Dezember 2012; abgerufen am 19. Mai 2013 (englisch).<span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3APCI+Express&rft.title=PCI-SIG+Announces+PCI+Express+4.0+Evolution+to+16GT%2FS%2C+Twice+the+Throughput+of+PCI+Express+3.0+Technology&rft.description=PCI-SIG+Announces+PCI+Express+4.0+Evolution+to+16GT%2FS%2C+Twice+the+Throughput+of+PCI+Express+3.0+Technology&rft.identifier=https%3A%2F%2Fweb.archive.org%2Fweb%2F20121223043627%2Fhttp%3A%2F%2Fwww.pcisig.com%2Fnews_room%2FPress_Releases%2FNovember_29_2011_Press_Release_%2F&rft.creator=Claire+Castellanos+Nereus&rft.publisher=PCI-SIG&rft.date=2011-11-29&rft.source=http://www.pcisig.com/news_room/Press_Releases/November_29_2011_Press_Release_/&rft.language=en">

</li>

<li id="cite_note-7"><a href="#cite_ref-7">↑</a> <a rel="nofollow" class="external text" href="https://pcisig.com/pci-express-6.0-specification">PCI Express 6.0 Specification.</a> PCI-SIG, abgerufen am 19. Oktober 2024.<span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3APCI+Express&rft.title=PCI+Express+6.0+Specification&rft.description=PCI+Express+6.0+Specification&rft.identifier=https%3A%2F%2Fpcisig.com%2Fpci-express-6.0-specification&rft.publisher=PCI-SIG">

</li>

<li id="cite_note-8"><a href="#cite_ref-8">↑</a> <a rel="nofollow" class="external text" href="https://pcisig.com/specifications/pcie-70-specification-version-03-now-available-members">The PCIe 7.0 Specification, Version 0.3 is Now Available to Members.</a> PCI-SIG, abgerufen am 19. Oktober 2024.<span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3APCI+Express&rft.title=The+PCIe+7.0+Specification%2C+Version+0.3+is+Now+Available+to+Members&rft.description=The+PCIe+7.0+Specification%2C+Version+0.3+is+Now+Available+to+Members&rft.identifier=https%3A%2F%2Fpcisig.com%2Fspecifications%2Fpcie-70-specification-version-03-now-available-members&rft.publisher=PCI-SIG">

</li>

<li id="cite_note-9"><a href="#cite_ref-9">↑</a> Für je 256 übertragene Bytes (ein FLIT): 8 Byte CRC für eine einfache Fehlererkennung + 6 Byte für eine Fehlerkorrektur im Fehlerfall. Als Fehlerkorrektur wird häufig in Tabellen FLIT angegeben, allerdings ist das der Name eines Paketes (Flow Control Unit) und nicht die Fehlerkorrektur selbst.

</li>

<li id="cite_note-10"><a href="#cite_ref-10">↑</a> Benjamin Benz: Steiniger Weg – Wie serielle Interconnects der Physik ein Schnippchen schlagen, c’t 10/2010, S. 188–191.

</li>

<li id="cite_note-11"><a href="#cite_ref-11">↑</a> Christof Windeck: <a rel="nofollow" class="external text" href="https://heise.de/-4944896">FAQ: PCI Express.</a> In: <a href="Heise_online" title="Heise online">Heise online</a>. 14. November 2020. Abgerufen am 27. Februar 2022.; Zitat: „PCI Express for Graphics (PEG) spezifiziert einen PCIe-Steckplatz für Karten mit bis zu 16 PCIe-Lanes, der bis zu 75 Watt Leistung bereitstellt. Andere PCIe-Slots sind für höchstens 25 Watt ausgelegt. Nicht jeder PEG-Slot ist mit den vollen 16 PCIe-Lanes beschaltet.“.

</li>

<li id="cite_note-12"><a href="#cite_ref-12">↑</a> <a rel="nofollow" class="external text" href="https://www.renesas.com/eu/en/document/apn/808-pci-expresshcsl-termination">PCI Express/HCSL Termination Application Note AN-808.</a> Renesas Electronic Cooperation, 2013, abgerufen am 9. März 2022.<span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3APCI+Express&rft.title=PCI+Express%2FHCSL+Termination+Application+Note+AN-808&rft.description=PCI+Express%2FHCSL+Termination+Application+Note+AN-808&rft.identifier=https%3A%2F%2Fwww.renesas.com%2Feu%2Fen%2Fdocument%2Fapn%2F808-pci-expresshcsl-termination&rft.publisher=Renesas+Electronic+Cooperation&rft.date=2013">

</li>

<li id="cite_note-13"><a href="#cite_ref-13">↑</a> Christof Windeck: <a rel="nofollow" class="external text" href="https://www.heise.de/ct/hotline/Was-ist-PEG-325734.html">Was ist PEG?</a> Wie unterscheiden sich PCI Express und PCI Express for Graphics (PEG)? In: c’t magazin. 2009, abgerufen am 12. Oktober 2010 (Aus c’t 1/09).<span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3APCI+Express&rft.title=Was+ist+PEG%3F&rft.description=Was+ist+PEG%3F&rft.identifier=https%3A%2F%2Fwww.heise.de%2Fct%2Fhotline%2FWas-ist-PEG-325734.html&rft.creator=Christof+Windeck&rft.date=2009">

</li>

<li id="cite_note-14"><a href="#cite_ref-14">↑</a> <a rel="nofollow" class="external text" href="http://www.hardwarebook.info/PCI_Express_Power_(6_pin)">PCI Express Power (6 pin).</a> In: hardwarebook.info. 2007, abgerufen am 12. Oktober 2010 (englisch).<span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3APCI+Express&rft.title=PCI+Express+Power+%286+pin%29&rft.description=PCI+Express+Power+%286+pin%29&rft.identifier=http%3A%2F%2Fwww.hardwarebook.info%2FPCI_Express_Power_%286_pin%29&rft.date=2007&rft.language=en">

</li>

<li id="cite_note-ht4u-pinbelegung-15">↑ <a href="#cite_ref-ht4u-pinbelegung_15-0">a</a> <a href="#cite_ref-ht4u-pinbelegung_15-1">b</a> <a rel="nofollow" class="external text" href="http://ht4u.net/reviews/2009/leistungsaufnahme_graka/index3.php">Reale Leistungsaufnahme aktueller Grafikkarten.</a> PCIe-Stromversorgung – 6/8-Pin-Stecker. In: Hard Tecs 4U. 29. Januar 2009, abgerufen am 12. Oktober 2010 (Grafische Darstellung der Pinbelegung).<span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3APCI+Express&rft.title=Reale+Leistungsaufnahme+aktueller+Grafikkarten&rft.description=Reale+Leistungsaufnahme+aktueller+Grafikkarten&rft.identifier=http%3A%2F%2Fht4u.net%2Freviews%2F2009%2Fleistungsaufnahme_graka%2Findex3.php&rft.date=2009-01-29">

</li>

<li id="cite_note-16"><a href="#cite_ref-16">↑</a> <a rel="nofollow" class="external text" href="https://www.10stripe.com/featured/quick/pci-express-2-0.php">The Quick PCI-Express 2.0 Guide.</a> In: 10stripe.com. Abgerufen am 12. Oktober 2010 (englisch).<span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3APCI+Express&rft.title=The+Quick+PCI-Express+2.0+Guide&rft.description=The+Quick+PCI-Express+2.0+Guide&rft.identifier=https%3A%2F%2Fwww.10stripe.com%2Ffeatured%2Fquick%2Fpci-express-2-0.php&rft.language=en">

</li>

<li id="cite_note-17"><a href="#cite_ref-17">↑</a> PCI Express x16 Graphics 150W-ATX Specification Revision 1.0

</li>

<li id="cite_note-18"><a href="#cite_ref-18">↑</a> PCI Express 225 W/300 W High Power Card Electromechanical Specification Revision 1.0

</li>

<li id="cite_note-19"><a href="#cite_ref-19">↑</a> PCI Express Card Electromechanical Specification Revision 3.0

</li>

<li id="cite_note-20"><a href="#cite_ref-20">↑</a> Yun Ling: <a rel="nofollow" class="external text" href="https://web.archive.org/web/20151105083550/http://kavi.pcisig.com/developers/main/training_materials/get_document?doc_id=fa4ec3357012d69821baa0856011c665ac770768">PCIe Electromechanical Updates.</a> 16. Mai 2008, archiviert vom <a class="external text" href="https://redirecter.toolforge.org/?url=http%3A%2F%2Fkavi.pcisig.com%2Fdevelopers%2Fmain%2Ftraining_materials%2Fget_document%3Fdoc_id%3Dfa4ec3357012d69821baa0856011c665ac770768">Original</a> am 5. November 2015; abgerufen am 7. November 2015 (englisch).<span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3APCI+Express&rft.title=PCIe+Electromechanical+Updates&rft.description=PCIe+Electromechanical+Updates&rft.identifier=https%3A%2F%2Fweb.archive.org%2Fweb%2F20151105083550%2Fhttp%3A%2F%2Fkavi.pcisig.com%2Fdevelopers%2Fmain%2Ftraining_materials%2Fget_document%3Fdoc_id%3Dfa4ec3357012d69821baa0856011c665ac770768&rft.creator=Yun+Ling&rft.date=2008-05-16&rft.source=http://kavi.pcisig.com/developers/main/training_materials/get_document?doc_id=fa4ec3357012d69821baa0856011c665ac770768&rft.language=en">

</li>

<li id="cite_note-21"><a href="#cite_ref-21">↑</a> Igor Wallossek: <a rel="nofollow" class="external text" href="https://www.igorslab.de/rest-in-peace-12vhpwr-connector-willkommen-12v-2x6-connector-wichtige-modifikationen-und-pcie-base-6-exklusiv/">Rest in Peace 12VHPWR Connector - Willkommen 12V-2×6 Connector, wichtige Modifikationen und PCIe Base 6 | Exklusiv.</a> 3. Juli 2023, abgerufen am 5. August 2023 (deutsch).<span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3APCI+Express&rft.title=Rest+in+Peace+12VHPWR+Connector+-+Willkommen+12V-2%C3%976+Connector%2C+wichtige+Modifikationen+und+PCIe+Base+6+%7C+Exklusiv&rft.description=Rest+in+Peace+12VHPWR+Connector+-+Willkommen+12V-2%C3%976+Connector%2C+wichtige+Modifikationen+und+PCIe+Base+6+%7C+Exklusiv&rft.identifier=https%3A%2F%2Fwww.igorslab.de%2Frest-in-peace-12vhpwr-connector-willkommen-12v-2x6-connector-wichtige-modifikationen-und-pcie-base-6-exklusiv%2F&rft.creator=Igor+Wallossek&rft.date=2023-07-03&rft.language=de-DE">

</li>

<li id="cite_note-22"><a href="#cite_ref-22">↑</a> Fabian Vecellio del Monego: <a rel="nofollow" class="external text" href="https://www.computerbase.de/2022-11/defekte-12vhpwr-stecker-nvidia-bezieht-stellung-und-sieht-schuld-bei-anwendern/">Defekte 12VHPWR-Stecker: Nvidia bezieht Stellung und sieht Schuld bei Anwendern.</a> 19. November 2022, abgerufen am 5. August 2023.<span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3APCI+Express&rft.title=Defekte+12VHPWR-Stecker%3A+Nvidia+bezieht+Stellung+und+sieht+Schuld+bei+Anwendern&rft.description=Defekte+12VHPWR-Stecker%3A+Nvidia+bezieht+Stellung+und+sieht+Schuld+bei+Anwendern&rft.identifier=https%3A%2F%2Fwww.computerbase.de%2F2022-11%2Fdefekte-12vhpwr-stecker-nvidia-bezieht-stellung-und-sieht-schuld-bei-anwendern%2F&rft.creator=Fabian+Vecellio+del+Monego&rft.date=2022-11-19&rft.language=de">

</li>

<li id="cite_note-23"><a href="#cite_ref-23">↑</a> PCI Express Card Electromechanical Specification Revision 5.1, Version 1.0, 30. März 2023 – 10. PCI Express 48VHPWR Auxiliary Power Connector Definition

</li>

<li id="cite_note-24"><a href="#cite_ref-24">↑</a> Andreas Link: <a rel="nofollow" class="external text" href="https://www.pcgameshardware.de/Mainboard-Hardware-154107/News/PCI-E-x16-Grafikkarte-in-x8-Slot-zwaengen-geht-1192059/">PCI-E-x16-Grafikkarte in x8-Slot zwängen geht? Geht!</a> In: <a href="PC_Games_Hardware" title="PC Games Hardware">PC Games Hardware</a>. 12. April 2016, abgerufen am 16. Dezember 2018.<span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3APCI+Express&rft.title=PCI-E-x16-Grafikkarte+in+x8-Slot+zw%C3%A4ngen+geht%3F+Geht%21&rft.description=PCI-E-x16-Grafikkarte+in+x8-Slot+zw%C3%A4ngen+geht%3F+Geht%21&rft.identifier=&rft.creator=Andreas+Link&rft.date=2016-04-12">

</li>

<li id="cite_note-25"><a href="#cite_ref-25">↑</a> Wolfgang Andermahr: <a rel="nofollow" class="external text" href="https://www.computerbase.de/2011-08/test-grafikkarten-mit-pcie/3/">PCIe-Schnittstellen im Test: x16, x8, x4, x1 – wie viel ist nötig? (Seiten 3–5).</a> In: <a href="ComputerBase" title="ComputerBase">ComputerBase</a>. 29. August 2011, abgerufen am 16. Dezember 2018.<span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3APCI+Express&rft.title=PCIe-Schnittstellen+im+Test%3A+x16%2C+x8%2C+x4%2C+x1+%E2%80%93+wie+viel+ist+n%C3%B6tig%3F+%28Seiten+3%E2%80%935%29&rft.description=PCIe-Schnittstellen+im+Test%3A+x16%2C+x8%2C+x4%2C+x1+%E2%80%93+wie+viel+ist+n%C3%B6tig%3F+%28Seiten+3%E2%80%935%29&rft.identifier=&rft.creator=Wolfgang+Andermahr&rft.date=2011-08-29">

</li>

<li id="cite_note-26"><a href="#cite_ref-26">↑</a> Raffael Vötter: <a rel="nofollow" class="external text" href="https://www.pcgameshardware.de/Geforce-RTX-3050-Grafikkarte-278118/Tests/Kaufen-Preis-Release-Benchmark-Vergleich-vs-6500-XT-RTX-2060-1387678/4/#a2">Geforce RTX 3050 8GB im Test.</a> In: <a href="PC_Games_Hardware" title="PC Games Hardware">PC Games Hardware</a>. 27. Januar 2022, abgerufen am 29. Januar 2022.<span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3APCI+Express&rft.title=Geforce+RTX+3050+8GB+im+Test&rft.description=Geforce+RTX+3050+8GB+im+Test&rft.identifier=https%3A%2F%2Fwww.pcgameshardware.de%2FGeforce-RTX-3050-Grafikkarte-278118%2FTests%2FKaufen-Preis-Release-Benchmark-Vergleich-vs-6500-XT-RTX-2060-1387678%2F4%2F%23a2&rft.creator=Raffael+V%C3%B6tter&rft.date=2022-01-27">

</li>

<li id="cite_note-27"><a href="#cite_ref-27">↑</a> <a rel="nofollow" class="external text" href="http://www.adexelec.com/faq.htm#pcikeys">What is the A side, B side configuration of PCI cards.</a> In: Frequently Asked Questions. Adex Electronics, 1998, abgerufen am 24. Oktober 2011 (englisch).<span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3APCI+Express&rft.title=What+is+the+A+side%2C+B+side+configuration+of+PCI+cards&rft.description=What+is+the+A+side%2C+B+side+configuration+of+PCI+cards&rft.identifier=&rft.publisher=Adex+Electronics&rft.date=1998&rft.language=en">

</li>

<li id="cite_note-28"><a href="#cite_ref-28">↑</a> <a rel="nofollow" class="external text" href="https://pcisig.com/faq?&keys=&page=2">FAQ: PCI Express 4.0 – Will PCIe 4.0 products be compatible with existing PCIe 1.x, PCIe 2.x and PCIe 3.x products?</a> PCISIG, abgerufen am 11. Februar 2016 (englisch).<span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3APCI+Express&rft.title=FAQ%3A+PCI+Express+4.0+%E2%80%93+Will+PCIe+4.0+products+be+compatible+with+existing+PCIe+1.x%2C+PCIe+2.x+and+PCIe+3.x+products%3F&rft.description=FAQ%3A+PCI+Express+4.0+%E2%80%93+Will+PCIe+4.0+products+be+compatible+with+existing+PCIe+1.x%2C+PCIe+2.x+and+PCIe+3.x+products%3F&rft.identifier=&rft.publisher=PCISIG&rft.date=&rft.language=en">

</li>

</ol></div></div><div><div class="zim-footer">

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